相關(guān)的列地址被選中之后，將會觸發(fā)數(shù)據(jù)傳輸，但從存儲單元中輸出到真正出現(xiàn)在內(nèi)存芯片的 I/O 接口之間還需要一定的時間（數(shù)據(jù)觸發(fā)本身就有延遲，還需要進行信號放大），這段時間就是非常**的 CL（CAS Latency，列地址脈沖選通潛伏期）。CL 的數(shù)值與 tRCD 一樣，以時鐘周期數(shù)表示。如 DDR3-800，時鐘頻率為 100MHz，時鐘周期為 10ns，如果 CL=2 就意味著 20ns 的潛伏期。CL只是針對讀取操作。
由于芯片體積的原因，存儲單元中的電容容量很小，信號要經(jīng)過放大來保證其有效的識別性，這個放大/驅(qū)動工作由S-AMP負責(zé)，一個存儲體對應(yīng)一個S- AMP通道。但它要有一個準備時間才能保證信號的發(fā)送強度（事前還要進行電壓比較以進行邏輯電平的判斷），從數(shù)據(jù)I/O總線上有數(shù)據(jù)輸出之前的一個時鐘上升沿開始，數(shù)據(jù)即已傳向S-AMP，也就是說此時數(shù)據(jù)已經(jīng)被觸發(fā)，經(jīng)過一定的驅(qū)動時間終傳向數(shù)據(jù)I/O總線進行輸出，這段時間我們稱之為 tAC（Access Time from CLK，時鐘觸發(fā)后的訪問時間）。
圖中標準CL=2，tAC=1
