門控時鐘的設計原則時鐘驅動邏輯只包含一個”與門”或”或門”;邏輯門的輸入有一個為時鐘輸入,其他必須滿足相對這個時鐘的setup/hold time;5. 如何提高系統(tǒng)運行速度時鐘周期T>=Tco+Tdelay+Tsetup-Tdp;就是如何減小T,方法就是減小組合邏輯的延時Tdelay,所以出現(xiàn)了流水線思想,即分割大的邏輯電路為幾個小的邏輯電路在中間插入flip-flop,消除時間瓶頸.6. pld/fpga完整的開發(fā)流程設計輸入;2. .邏輯綜合;3功能仿真;4.布局布線;5.時序仿真;6.程序下載7. fpga的4種常用設計思想及技巧1) 乒乓操作:數(shù)據(jù)流控制的處理技巧,先通過輸入選擇邏輯把數(shù)據(jù)流等時分配到兩個數(shù)據(jù)緩沖塊,再通過輸出選擇邏輯在以后的緩沖周期輪流從緩沖模塊中讀取數(shù)據(jù)送到數(shù)據(jù)流處理模塊中.2) 串并轉換:復雜的可用fsm實現(xiàn).3) 流水線思想:組合邏輯分割.4) 數(shù)據(jù)接口的同步設計:如果為同步時鐘用同步ram\fifo,若為異步時鐘用異步fifo.8. 同步邏輯與異步邏輯同步邏輯的時鐘之間有固定的因果關系,異步邏輯的時鐘之間沒有固定的因果關系.9. 常用的邏輯電平,ttl與cmos能互連嗎?有0.1v,4.9v,1.0v,3.5v;0.5v,2.7v,0.8v,2.0v等;ttl不能與cmos互連,但是在vcc=5v時,cmos輸出到ttl輸入是可以的.10. 亞穩(wěn)態(tài)異步時鐘設計的組合邏輯是出現(xiàn)亞穩(wěn)態(tài)的主要原因,當信號違反了dff的setup/hold time就會出現(xiàn)不確定電平邏輯,只要亞穩(wěn)態(tài)時間小于時鐘周期就可用雙reg方法消除.11.moore與mealy fsm Moore fsm的輸出只跟當前的狀態(tài)有關,與當前輸入信號無關;mealy fsm的輸出不但與當前的狀態(tài)有關,還與當前的輸入信號有關. 一、1.CPLDCPLD主要是由可編程邏輯宏單元（LMC，Logic Macro Cell）圍繞中心的可編程互連矩陣單元組成，其中LMC邏輯結構較復雜，并具有復雜的I/O單元互連結構，可由用戶根據(jù)需要生成特定的電路結構，完成一定的功能。
由于 CPLD內(nèi)部采用固定長度的金屬線進行各邏輯塊的互連，所以設計的邏輯電路具有時間可預測性，避免了分段式互連結構時序不完全預測的缺點。
到90年代，CPLD發(fā)展更為迅速，不僅具有電擦除特性，而且出現(xiàn)了邊緣掃描及在線可編程等**特性。
較常用的有Xilinx公司的EPLD和Altera公司的CPLD。
2. FPGAFPGA通常包含三類可編程資源：可編程邏輯功能塊、可編程I/O塊和可編程互連。
可編程邏輯功能塊是實現(xiàn)用戶功能的基本單元，它們通常排列成一個陣列，散布于整個芯片；可編程I/O塊完成芯片上邏輯與外部封裝腳的接口，常圍繞著陣列排列于芯片四周；可編程內(nèi)部互連包括各種長度的連線線段和一些可編程連接開關，它們將各個可編程邏輯塊或I/O塊連接起來，構成特定功能的電路。
不同廠家生產(chǎn)的FPGA在可編程邏輯塊的規(guī)模，內(nèi)部互連線的結構和采用的可編程元件上存在較大 的差異。
較常用的有Altera、Xinlinx和Actel公司的FPGA。
FPGA一般用于邏輯仿真。
電路設計工程師設計一個電路首先要確定線路，然后進行軟件模擬及優(yōu)化，以確認所設計電路的功能及性能。
然而隨著電路規(guī)模的不斷增大，工作頻率的不斷提高，將會給電路引入許多分布參數(shù)的影響，而這些影響用軟件模擬的方法較難反映出來，所以有必要做硬件仿真。
FPGA就可以實現(xiàn)硬件仿真以做成模型機。
將軟件模擬后的線路經(jīng)一定處理后下載到FPGA，就可容易地得到一個模型機，從該模型機，設計者就很直觀地測試其邏輯功能及性能指標。
