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| 發(fā)布時(shí)間： | 2023-12-17 03:51 |
| 最后更新： | 2023-12-17 03:51 |
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MII Interface
RMII: Reduced Media Independent Interface
相比于MII接口，RMII有以下四處變化：
TXCLK 和 RXCLK 兩個(gè)時(shí)鐘信號，合并為一個(gè)時(shí)鐘 REFCLK
時(shí)鐘速率由 25MHz 上升到 50MHz，單向數(shù)據(jù)由 4 bits 變?yōu)?2 bits
CRS 和 RXDV 合并為一個(gè)信號 CRSDV
取消了 COL 信號
RMII信號如下圖所示。RMII只要 9 根信號線，相比于MII的 18 根信號可謂有不少的刪減，在同一個(gè)系統(tǒng)中的多個(gè)設(shè)備可以共享 MDIO, MDC 和 REFCLK 信號線。
圖3. RMII Interface
GMII: Gigabit Media Independent Interface
GMII接口的數(shù)據(jù)速率可達(dá) 1000Mbps，其時(shí)鐘頻率為 125MHz ，單向數(shù)據(jù)位寬 8 bits。GMII向下兼容MII，可以像MII一樣工作在 100Mbps 和 10Mbps 的數(shù)據(jù)速率。
GMII接口信號包括三類，分別為：
發(fā)送端信號：GTXCLK, TXCLK, TXD[0-7], TXEN, TXER
接收端信號：RXCLK, RXD[0-7], RXDV, RXER, CRS, COL
配置信號：MDIO, MDC
發(fā)送端包括兩個(gè)時(shí)鐘信號 GTXCLK 和 TXCLK，當(dāng)設(shè)備工作于 1000Mbps 模式時(shí)，TXD, TXEN, TXER 是與 GTXCLK （125MHz）同步的，而在 10/100Mbps 工作模式時(shí)，以上數(shù)據(jù)信號是同步于由PHY提供的TXCLK 的，其中 100Mbps 時(shí)是 25MHz，10Mbps 時(shí)是 2.5MHz。接收端時(shí)鐘只有一個(gè)時(shí)鐘信號 RXCLK，它是從接收數(shù)據(jù)中恢復(fù)的時(shí)鐘。
圖4. GMII Interface
RGMII: Reduced Gigabit Media Independent Interface
RGMII相比于GMII減小將近一半的管腳數(shù)（24 → 12），通過以下兩種方式：
1000Mbps模式下，在時(shí)鐘的上/下邊沿均采樣數(shù)據(jù)
取消不重要的如 CRS, COL 等信號
在RGMII接口中 MAC 在 TXC 上一直提供時(shí)鐘信號，而不像在GMII接口中那樣，10/100Mbps 模式下時(shí)鐘是由 PHY 提供（TXCLK），而 1000Mbps 模式下時(shí)鐘是由 MAC 提供（GTXCLK）。在RGMII中應(yīng)用到源同步時(shí)鐘，即數(shù)據(jù)與時(shí)鐘信號是同步的。這要求在PCB設(shè)計(jì)中，要對時(shí)鐘信號額外增加 1.5~2 ns 的延遲以保證接收端的建立/保持時(shí)間滿足要求。在 RGMII v2.0 規(guī)范中有定義MAC/PHY內(nèi)部延遲（RGMII-ID），由此避免PCB設(shè)計(jì)中再要增加這個(gè)延遲。
在RGMII接口中：
1000Mbps 模式，數(shù)據(jù)在時(shí)鐘的上/下邊沿均采樣
10/100Mbps 模式，數(shù)據(jù)僅在時(shí)鐘上升沿采樣
RXCTL 和 TXCLT 為復(fù)用的傳輸控制信號。RXCTL 在時(shí)鐘的上升沿代表 RXDV，在時(shí)鐘的下降沿代表（RXDV xor RXER）；TXCTL 在時(shí)鐘的上升沿代表 TXEN，在時(shí)鐘的下降沿代表（TXEN xor TXER）。
RGMII v1.3 采用 2.5V CMOS 電平，RGMII v2 采用 1.5V HSTL 電平。
圖5. RGMII Interface
SGMII: Serial Gigabit Media Independent Interface
SGMII發(fā)送和接收時(shí)鐘頻率均為 625MHz，采用 DDR 模式，因此數(shù)據(jù)速率為1.25Gbps。SGMII相比于GMII，功耗更低，采用 SerDes 接口后管腳數(shù)更少。SGMII發(fā)送和接受數(shù)據(jù)各 1 對差分信號（LVDS），另外還有 1 對差分時(shí)鐘，共 6 根線。對于 MAC/PHY 中包括時(shí)鐘恢復(fù)電路（CDR, Clock and Data Recovery circuitry ）的系統(tǒng)，TXCLK 可以省略，SGMII接口只需要 4 根線，相比于GMII（ 24 根）和RGMII（ 12 根）信號線大大減少！
