DDR4 信號完整性測試挑戰(zhàn)、DDR信號完整性/一致性量測

一、DDR4 信號完整性測試挑戰(zhàn)：

DDR4 的速率提升一倍，同時信號電壓降低也接近一倍，這對測試探測技術(shù)提出了更高的要求。

DDR4 規(guī)范中的所有測試都是定義在 BGA 或者 DIMM 的管腳處， 但是，在很多時候，我們很難直接探測到 BGA 管腳處，這樣測出來的結(jié)果誤差會非常大，解決方案是使用 Interposer 夾具或者虛擬探測技術(shù)，探測到理想點的波形。

下圖是使用 Virtual Probe 測試 DQS 和 DQ，上方是實際測試點的波形，下方是使用Virtual Probe測試到的BGA處的信號波形，可以很明顯的看到，反射被去除了， 這樣測試結(jié)果更加準確。

二、DDR4測試點選取原則：

DDR測試點選取的一般原則，即：測讀信號盡量靠近CPU，測量寫信號盡量靠近RAM。

首先，考慮到走線對信號的衰減，一般在靠近芯片的接收側(cè)對信號進行量測，這樣，“看”到的信號和芯片“看”到的信號會更加接近。

其次，這樣也會減小反射。

探頭的接入或多或少會導(dǎo)致接入點的阻抗產(chǎn)生變化，原本100Ω左右的差分對走線在探頭連接處變成其他的值（例如50Ω），這樣信號會在這個點產(chǎn)生反射。一般DDR的接收端阻抗的連續(xù)性沒有發(fā)送端好，所以信號在接收端也會產(chǎn)生反射。

如果信號前進過程中兩個反射點離得比較遠，距離(單位為inch)>信號的上升時間(單位為ns)，會對信號產(chǎn)生比較明顯的影響，如果量測到的信號在上升沿有回溝或者在信號高低電平中間有凹陷，這些都是多次反射造成的。

建議探頭的連接點在DDR信號的接收端，能減少這樣多次反射帶來的影響。

三、Read Timing Test 測試圖片及結(jié)果

DQS2 Read Preamble tRPRE

DQS3 Read Postamble tRPST

DQ16 Output Hold Time From DQS2 tQH

DQ23 Output Hold Time From DQS2 tQH

DQ27OutputHoldTime From DQS3 tQH

DQ28 Output HoldTime From DQS3 tQH 

Read Data Test Result 

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