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        DDR信號抖動測試,信號質量測試,高速實驗室

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        所在地: 直轄市 上海
        有效期至: 長期有效
        發布時間: 2023-12-20 03:05
        最后更新: 2023-12-20 03:05
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        DDR信號抖動測試,信號質量測試,高速實驗室


          目前內存的讀寫基本都是連續的,因為與CPU交換的數據量以一個Cache Line(即CPU內Cache的存儲單位)的容量為準,一般為64字節。而現有的Rank位寬為8字節(64bit),那么就要一次連續傳輸8次,這就涉及到我們也經常能遇到的突發傳輸的概念。突發(Burst)是指在同一行中相鄰的存儲單元連續進行數據傳輸的方式,連續傳輸的周期數就是突發長度(Burst Lengths,簡稱BL)。
          在進行突發傳輸時,只要起始列地址與突發長度,內存就會依次地自動對后面相應數量的存儲單元進行讀/寫操作而不再需要控制器連續地提供列地址。這樣,除了組數據的傳輸需要若干個周期(主要是之前的延遲,一般的是tRCD+CL)外,其后每個數據只需一個周期的即可獲得。下圖是CAS=2,BL=4時的時序圖

        突發連續讀取模式:只要起始列地址與突發長度,后續的尋址與數據的讀取自動進行,而只要控制好兩段突發讀取命令的間隔周期(與BL相同)即可做到連續的突發傳輸。


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