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        MIPI 時鐘信號質量問題,數據眼圖 MIPI CLK眼圖 DATA眼圖測試與分析

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        所在地: 直轄市 北京
        有效期至: 長期有效
        發布時間: 2023-12-16 02:56
        最后更新: 2023-12-16 02:56
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        39.3 操作原理
          該小段描述sensor接口的操作模式
          CSI設計是為了支持普通的sensor接口時序以及CCIR656的視頻接口時序。傳統的CMOS傳感器典型使用SOF,HSYNC(消隱),和PIXCLK信號
         給Bayer或者YUV輸出。智能CMOS傳感器,一般在片上都有圖像處理,并且通常都支持視頻模式的傳輸,它們使用了內嵌的時序編碼來取代了SOF和BLANK信號。
         該時序編碼依據的標準就是CCIR656.
         39.3.1 門選通時鐘模式(Gated Mode)
           VSYNC,HSYNC,以及PIXCLK信號采用的都是門選時鐘模式(脈沖門)
         一個幀通常都開始于VSYNC的上升沿_||__,HSYNC信號開始變高HIGH,并且hold高電平整行數據(line)。并且當HSYNC信號是高電平的時候,
             pixel clock才是合法的像素時鐘,Data數據就是每HSYNC高電平期間,每個pixel clock上升沿讀取的數據才是有效數據。當HSYNC為低電平的時候
             那么該行就結束了。pixel clock就是不合法了,并且CSI也停止從stream中接收數據。等待下一行的HSYNC重復開始,最后重復VSYNC進入下一幀。
         39.3.2 非門選通時鐘模式(non-Gated Mode)
          該模式下,只有VSYNC和pixel clock兩個信號使用到,HSYNC是被忽略的。
          該模式下,總的時間是和gated mode一樣的,區別只是在于HSYNC信號。HSYNC是被CSI忽略的,所有的pixel clock時鐘所表示的數據都是合法的,
         其實區別就是Gate模式的pixel clock是一直開著的,而該模式下是和HSYNC同步進行了與門的操作,只保留了有效數據的pixel clock.pixel clock
         在非法數據時候是低電平。

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