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發(fā)布時(shí)間: | 2023-12-13 22:31 |
最后更新: | 2023-12-13 22:31 |
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DDR測(cè)試系統(tǒng)
產(chǎn)品簡(jiǎn)介
測(cè)試項(xiàng)目:DDR測(cè)試系統(tǒng)
目前主流的DDR2也有多種速度、多種容量和多種規(guī)格,從DDR-266的266MT/S、133MHz、2.5V電壓,已經(jīng)發(fā)展到了現(xiàn)在的DDR2-1066的1066MT/S、533MHz、1.8V電壓。另外,低能耗DDR(LP-DDR,用于便攜式計(jì)算機(jī))和顯存GDDR也是DDR的發(fā)展變化版本。目前主流的DDR也有多種速度、多種容量和多種規(guī)格,從DDR-266的266MT/S、133MHz、2.5V電壓,已經(jīng)發(fā)展到了現(xiàn)在的DDR3-1600,1.5V電壓。另外,低能耗DDR(LP-DDR,用于便攜式計(jì)算機(jī))也是DDR的發(fā)展趨勢(shì)之。
我們知道DRAM內(nèi)部存儲(chǔ)單元的頻率提高比較困難且成本較高,DDR333的核心頻 率已經(jīng)達(dá)到了167MHz,為了解決外部數(shù)據(jù)傳輸率和核心速度之間的矛盾,DDR2采用了4bit Prefetch(數(shù)據(jù)預(yù)取架構(gòu)),因此DDR2 400的核心頻率僅為100MHz,DDR2 533的核心頻率為133MHz,因此DDR2很好的解決了DRAM核心頻率和外部數(shù)據(jù)傳輸頻率之間的問(wèn)題。
從SDRAM開(kāi)始,內(nèi)存就可以和時(shí)鐘同步,初的SDRAM采用了管線架構(gòu) (Pipeline architecture),首先是地址信號(hào)(Add)和時(shí)鐘(CLK)同步,地址信號(hào)經(jīng)過(guò)譯碼選取內(nèi)存隊(duì)列中相應(yīng)的單元,內(nèi)存隊(duì)列中選中的數(shù)據(jù)通過(guò)內(nèi)部 數(shù)據(jù)總線輸出到信號(hào)放大電路。SDRAM的信號(hào)輸出部分也是和時(shí)鐘信號(hào)同步的,這就好象一條連續(xù)的管線一樣。由于全部操作都和時(shí)鐘同步,因此也叫同步內(nèi) 存。
DDR采用了2位預(yù)取(2-bit prefetch),也就是2:1的數(shù)據(jù)預(yù)取,2bit預(yù)取架構(gòu)允許內(nèi)部的隊(duì)列(column)工作頻率僅僅為外部數(shù)據(jù)傳輸頻率的一半。在SDRAM中數(shù) 據(jù)傳輸率完全參考時(shí)鐘信號(hào),因此數(shù)據(jù)傳輸率和時(shí)鐘頻率一樣。DDR2采了4位預(yù)取(4-bit prefetch),這就是DDR2提高數(shù)據(jù)傳輸率的關(guān)鍵,可以在不提高內(nèi)部存儲(chǔ)陣列頻率的情況下提高數(shù)據(jù)輸出帶寬,未來(lái)的DDR3還有現(xiàn)在的RDRAM 采用了8位數(shù)據(jù)預(yù)取。
測(cè)試環(huán)境:DDR測(cè)試系統(tǒng)
DDRA的功能特性如下
1.新的自動(dòng)配置向?qū)?,引?dǎo)用戶(hù)簡(jiǎn)便地完成設(shè)置和測(cè)試配置;
2.可識(shí)別和分析整個(gè)采集中的所有讀/寫(xiě)突發(fā);
3.為讀和寫(xiě)繪制DQS和DQ眼圖;
4.使用Pass/Fail極限執(zhí)行JEDEC一致性測(cè)試;
5.使用片選判定多排測(cè)量;
6.簡(jiǎn)便地在一致性測(cè)試工具和分析/調(diào)試工具之間切換;
7.使用Pass/Fail信息、統(tǒng)計(jì)測(cè)量結(jié)果和測(cè)試設(shè)置信息,自動(dòng)生成合并報(bào)告。
DDRA不是種獨(dú)立式工具,可直接與泰克強(qiáng)大的抖動(dòng)、眼圖和定時(shí)分析工具DPOJE連接,完成更多測(cè)量項(xiàng)目:
1.周期/頻率、占空比、幅度、上升/下降時(shí)間測(cè)量;
對(duì)于DDR的數(shù)字調(diào)試和驗(yàn)證,泰克的TLA7000系列邏輯分析儀+Nexus分析軟件和NEXVu插卡式DIMM夾具提供了DDR2/3存儲(chǔ)器數(shù)據(jù)采集、分析和協(xié)議檢驗(yàn)及調(diào)試解決方案。
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測(cè)試夾具:DDR測(cè)試系統(tǒng)